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确保芯片的实测数据与电路仿真结果一致

– (8/28/2018)

最近硅创意公司的VP Andrew Cole和Mentor的Calibre参数提取产品的产品线经理 Chris Clee在Mentor公司在台湾的新竹和韩国的汉城分别举行的2018年度座谈会上共同合作发表了一篇演讲。

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IEEE.org Xplore 数字图书馆

– (1/9/2018)

时间数字转换器在环形振荡器中对谐波噪声量化干扰和采样保持的时间的应用。

摘要:

提出了一种高分辨率、高带宽、噪声干扰的时间-数字转换器(TDC)。它的结构利用环形振荡器中的谐波,提供了相对相位形式的采样保持机制。这种存储机制对噪声非常不敏感,允许在输入事件之间进行过采样,因此,可以设计非常高的带宽。它可以测量噪声,整形TDCs达到降低量化噪声。本文详细介绍了该体系结构,深入分析了时间存储机制的噪声灵敏度,以及在28nm CMOS工艺中实现的结果。

 
出版时间:2017年6月20日 

 

SemiWiki - 硅创意公司谈关于7nm AMS 电路 IP 的验证

– (10/24/2017)

SemiWiki: 因为制作掩模和生产硅芯片的良率在可接受水平的高成本导致设计7nm 电路成为一个大问题。 硅创意公司 是一家具有丰富的AMS IP设计经验的公司,IP产品有: 锁相环,串并转换器(SerDes),I/O,片内振荡器等。 

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在圣克拉拉的REUSE 2017上将发表标题为“前沿IP元件的安全认证”的演讲

– (12/6/2017)

硅创意公司的乐开芯副总裁将在圣克拉拉的REUSE 2017 上发表标题为“前沿IP元件的安全认证”的演讲。

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基于AFS 平台的高性能7nm IP的验证

– (9/27/2017)

虽然迁移到更小的工艺节点(如更低的功耗和更高的性能)有很多好处,但是增加的设计复杂度给快速有效的模拟技术同样也带来了更高的负担......

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中芯国际授予硅创意公司为2016年度最佳客户支持的IP供应商

– (9/22/2016)

硅创意公司自豪地宣布,它已经连续第四年荣获中芯国际“最佳IP”供应商奖。

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先进的PLL和多协议的SERDES技术

– (9/2/2016)


安德鲁·科尔,在创作硅业务发展副总裁给了在2016年9月IPSoC事件接受记者采访时在上海举行。
点击此处查看了采访。

16nm和10nm FinFET开发的经验和益处

– (10/12/2015)

硅创意公司20159月在上海IPSoC大会上进行了一个演讲,全面介绍了我们把设计从180nm CMOS工艺移植到16nm10nm FinFet工艺的经验。文章里还包含了一些工艺关键点的比较。点击这里查看这篇文章的详细内容

电源噪声引起的抖动-不要让它成为芯片的杀手

– (10/11/2015)

硅创意公司20159月在上海IPSoC大会上进行了一个演讲。演讲的内容是PLL在复杂的SOC中经常遇到的一个问题。虽然设计团队在芯片设计中通常能够正确的使用PLL和进行正确的电源连接;我们还是经常看到设计师忽略版图布局和电源规划对PLL时钟的重大影响。这是片内电源噪声对时钟信号质量的影响。点击这里查看这篇文章的详细内容

环形谐波振荡器time-to-digital转换器

– (5/24/2015)

下面这篇文章介绍了一个简单而且高性能的time-to-digital(TDC)转换器结构。这种结构的优点是它可以采样和保持一个时间间隔,而后过采样存储的大量数据以保证sub-gate的延时分辨率和高度线性化。这种转换器是全数字化的,可综合的RTL代码;它使用时间存储的机理,采用注入多个信号边沿到环形振荡器并追踪它们相关的相位变化。来自FPGA虚拟样机的结果显示极好的噪声抑制效果,该结果是通过采用64倍速率的过采样,在环形振荡器注入精确的0.05倍反相器延时脉冲信号得到的。 详细内容请点击这里

PLL用作数字控制振荡器,实现灵活的频率合成

– (4/13/2015)

我们已经研发了一种全数字的PLLADPLL),并进行了样机实现和测试;它使用另一个分数型PLL作为数字控制振荡器(digital-controlled oscillator)。这种技术可以有效实现低带宽的ADPLL,即获得数字化实现的好处,又避免了复杂的DCOTDCTime-to-digital)设计。这种方法的特点是接口容易,高度线性化,零漂移和极高分辨率。

这篇论文详细介绍了ADPLL的基本原理,相关技术,局限性,应用和测试结果

电源噪声引入的抖动(jitter)及其对时序余量的影响

– (10/21/2014)

2014年在加州硅谷举行的Cadence混合信号技术研讨会上,硅创意公司进行了关于“电源噪声引入的抖动及其对时序余量的影响”的专题演讲。讲演内容详细探讨了PLL的各种抖动信息,它包括针对各种不同的应用,哪些抖动是重要的; 以及SOC的电源噪声对PLL的输出和时钟树的抖动影响;探讨了如何估算、仿真和管理电源噪声引入的抖动。

更多关于研讨会的信息请点击这里。专题论文请点击这里(需要Cadence账号登陆)

硅一致性的混合信号分数-N型 PLL IP设计 – 台积电开放创新平台生态系统论坛,加利福尼亚州圣何塞市

– (10/16/2012)

硅创意公司和Berkeley Design Automation联合发表论文;获得客户的一致好评奖。点击这里(浏览论文需要登陆TSMC-Online账号)

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创作与发展办事处在佐治亚州亚特兰大克拉科夫,波兰是一个基于美国的IP开发我们专注于提供世界级的硅IP具有广泛的精密组合通用定时锁相环芯片芯片SERDES和高速差分IOS访问我们产品页面,了解更多关于我们的产品

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